Quality
Easy A's
Freedom
Workload
📌 Course Contents
Computing Platform & Evaluation Metrics
Instruction Set Architecture
Linker-Loader
Single-Cycle Datapath & Control
Pipeline
Memory Hierarchy
Virtual Memory
Multiprocessor
📌 Teaching Method
據說是從上一年開始「翻轉教學」，需要分組。
上課前要把教授先前錄好的影片看完，另外每個小組也需要提供小考題目。
上課分成三個部份：
第一部份是老師會先帶過這週進度的重點並用助教的程式（？）抽人回答問題，抽到發現人沒到的話似乎會被登記，不確定會有什麼影響。另外助教也會講解上週小考題目的解答。
第二部份是助教會公佈一些題目，會到小教室讓各組討論題目，題目應該只有部份是來自各組的出題。
第三部份是 NTU Cool 上的小考，小考題目基本上是從剛剛的那些題目裡面選兩題稍微修改。
📌 Course Materials
老師的投影片
課本是 Computer Organization & Design. The Hardware/Software Interface. RISC-5 Edition, David A. Patterson and John L. Hennessy
📌 Assignments and Exams
一個組語作業，三個 Verilog Lab，Verilog 的部份基本上在實做 CPU
期中期末考就是常見的那樣，據說有點像課本題目，難度普通
📌 Grading
20% Homework, including:
* RISC-V assembly programming
* CPU design Lab 1: Single cycle CPU (simple Verilog exercise)
* CPU design Lab 2: CPU pipeline
* CPU design Lab 3: Branch predictor
70% Exams
10% Class Participation (discussion & quiz)
然後是按全班比例給等第
📌 Reviews & Feedback
有鑑於更改上課方式後似乎沒看到心得文所以來分享一下。改成這種授課方式其實身邊朋友大多數都不喜歡，課前影片的份量其實不算少，大部分介於 1~2 小時之間，但上課時間並沒有縮短。錄影的品質有些不佳，有些剪接的部份並沒有處理好。在前幾次上課時老師要抽人回答的問題描述不是很精確，但被抽到的同學如果沒有給出她想要的回答的話感覺就有點不悅，可能會被紀錄。不過這種情況在後來有改善，老師說只要有回答就可以了，氣氛也變得比較好，有時候同學沒有講得很清楚老師反而會自己說出答案。另外抽人的程式感覺怪怪的，有幾個人被抽到了很多次，但也有些人整個學期完全沒被抽到過。
作業的部份如果沒有學過 Verilog 也沒關係，應該大部分的人都沒有學過，助教也會有個簡單的教學。基本上就是在接線，照著 data path 接出 CPU 就可以了。考試的部份中規中矩，不會太刁難，把投影片念熟，課本題目可以寫一下，應該成績就不會太難看。
分數的部份，會調，根據身邊的人看起來大概是往上調一個等第，A+ 比例約有 15%，跟 DSA, ADA, OS 那種只有 10% A+ 的課好很多了。
雖然我覺得這門課有些需要改善的地方，但修完還是可以讓我對電腦 CPU 的運作有更加了解。老師有提到不是每個人都會走這方面，但希望修完這堂課大家能記得寫出 cache friendly 的 code～
